設計原則と選択の考慮事項 水晶発振器の分数周波数用
ハードウェア クロック システムの設計において、エンジニアは、11.0592 MHz、3.579545 MHz、19.6608 MHz など、一見「不規則な」水晶発振器周波数のクラスに遭遇することがよくあります。これらの小数部分を含む周波数は恣意的に選択されるものではなく、通信プロトコル、周波数分割の制約、およびシステム レベルの逆要件に基づく設計上の考慮事項の必然的な結果です。-。この記事では、基本原理から始めて、分数周波数の生成の背後にあるロジックを分析し、コンポーネントを選択するための実践的なスクリーニング方法を提供します。
- 小数周波数ポイントのコア設計ロジック
システム クロック ソースとしての水晶発振器の周波数選択は、下流のデジタル回路 (PLL、分周器、シリアル通信など) の正確なタイミング要件を満たすように常に調整されます。分数周波数ポイントの出現は主に、次の 4 種類の設計制約に起因します。
1.UART 整数除算に適応してエラーのないシリアル ボー レートを確保-
シリアル ボー レートは、次の式に従って、整数除算を通じてシステム クロックから導出されます: ボー レート=クロック周波数 / 分周係数
標準ボーレート (9600、19200、または 115200 bps など) を正確に生成するには、クロック周波数が剰余なしで除数で割り切れる必要があります。 1.8432 MHz を例として、16 倍のオーバーサンプリング分割後:
1.8432 MHz ÷ 16=115.2 kHz、115200 bps に相当します。
同様に、11.0592 MHz と 19.6608 MHz はそれぞれ 1.8432 MHz の 6 倍と 10.666… 倍です (実際には、11.0592=1.8432 × 6、19.6608=1.8432 × 10.666… には PLL が必要です) ですが、これらを 51 マイクロ- コントローラーなどの MCU のクロック周波数として直接使用するのが一般的です。除算を通じてすべての標準ボーレートを生成する UART 分周器。 20 MHz の整数周波数を選択した場合、115,200 で均等に除算できず、累積誤差が発生し、フレーム エラーやパケット損失が発生します。
2.バイナリ周波数分割アーキテクチャのサポートにより、クロック ツリーの設計が簡素化されます-
20.48 MHz、10.24 MHz、5.12 MHz などの周波数はすべて 2ⁿ × 10 kHz (例: 20.48 MHz=2048 × 10 kHz) として表すことができます。これらの周波数をバイナリ周波数分割によってカスケード接続すると、10.24 MHz、5.12 MHz、2.56 MHz、1.28 MHz などのサブクロック ドメインを生成できます。-このアプローチは、バイナリカウンタまたはシフト レジスタを使用して周波数分割を実装するのに適しています。その結果、明確に定義された位相関係と、さまざまな周波数分割クロック間の一貫したタイミング マージンを備えたシンプルな回路構造が得られます。-これらの周波数は、産業用 DSP、PLC、サーボ ドライブの基本周波数として一般的に使用されます。
3. 高速通信とオーディオ/ビデオ サンプリング規格を満たすために PLL 経由で合成-
最新の SoC、光モジュール、ビデオ プロセッサには PLL が組み込まれており、通常、標準の整数周波数 (25 MHz や 24 MHz など) を基準として使用し、整数の除算や乗算、または分数の除算を通じて特定の非標準周波数を生成します。-典型的な例は次のとおりです。
74.25 MHz: SMPTE 標準によって定義された高解像度ビデオ サンプリング クロック。1080i や 720p などの形式に使用されます。-
33.1776 MHz: オーディオ コーデックとブロードバンド RF フロントエンドで一般的に使用されます。- PLL と併用すると、44.1 kHz または 48 kHz のオーディオ サンプリング レート ファミリを正確に生成できます。
25.000625 MHz: 特定のイーサネット PHY は、フラクショナル PLL で 25 MHz クロックを使用して、1 Gbps ライン レートをサポートする正確な 125 MHz シリアル データ レートを生成します (実際には 25 MHz の整数倍が一般的に使用されることに注意してください。これは説明のみを目的としてここに提供されています)。
分数周波数分割では決定論的なジッターとスプリアス信号が発生することに注意してください。位相ノイズに敏感なアプリケーションの場合は、整数分周を通じて直接取得できるターゲット周波数、または適切に設定されたループ帯域幅を持つ低ノイズ PLL の使用を優先する必要があります。-
4.歴史的な業界プロトコルとEMCの考慮事項の遵守
過去のプロトコル: USB 2.0 では 48 MHz の高速クロックが指定されています。-イーサネット MAC は 25 MHz または 125 MHz を使用します。リアルタイム クロック (RTC) は 32.768 kHz (2¹⁵ Hz) で動作します。-これらの周波数は標準が確立されたときに固定され、それ以来業界チェーン全体で採用され、事実上の標準になりました。
電磁両立性 (EMC): 整数周波数の高次高調波は、電源、RF、または無線通信帯域と重複し、干渉を引き起こす可能性があります。-分数成分を含む発振器周波数を選択すると、高調波エネルギーを分散またはシフトできるため、EMI リスクが軽減され、フィルタリングとシールドのコストが削減されます。
- 水晶発振器の選択におけるその他の重要な要素
周波数値に加えて、次の工学的要素も選択において同様に重要です。
位相ノイズとジッター
PLL は任意の周波数を合成できますが、分数分周では近端位相ノイズとランダム ジッターが大幅に劣化します。{0}高速光モジュール、ミリ波レーダー、5G フロントホールなどのアプリケーションの場合は、後でシグナル インテグリティ マージンが不十分になることを避けるために、位相雑音仕様を満たすネイティブ周波数を持つ水晶発振器を直接選択することをお勧めします。
リードタイムとコスト
-非標準またはカスタムの周波数は通常、長いリードタイムを必要とし、高いエンジニアリングコストがかかります。許容可能なパフォーマンス制限の範囲内で、研究開発サイクルを短縮し、BOM コストを制御するために、業界の標準周波数（25 MHz、27 MHz、40 MHz、50 MHz などの一般的な整数周波数や、この記事で説明されている標準的な分数周波数など）を優先する必要があります。-
国内代替品との互換性
現在、国内の水晶発振器メーカーは、一般的に使用される整数および分数の標準周波数の大部分をカバーしています。デバイスを選択するときは、ホスト コントローラ チップのクロック入力要件との互換性を確保するために、電源の安定性、温度特性 (±10 ppm や ±20 ppm など)、負荷容量パラメータに注目してください。
- 実用的な選択に関する推奨事項
初め、システムクロックの制約を決定する: すべてのペリフェラル (UART、I2S、SPI、イーサネット、USB、ビデオ) に必要な正確なクロック周波数とそれらの許容誤差マージンをリストします。
水晶発振器の基本周波数を逆に導き出します。マイクロコントローラーに PLL が組み込まれている場合は、整数または低い分数分周比を通じてターゲット周波数を生成できる基準水晶発振器を選択します。-分周比が 100 未満で分母が 2 のべき乗の周波数を優先します。
除算エラーを検証する: 除算誤差がペリフェラルによって許容される最大ボー レート/サンプリング レート偏差 (通常 < ±2%) より小さいかどうかを計算します。
EMI リスクを評価します。高周波高調波のスペクトル分析を実行します。-必要に応じて、整数次高調波から外れる周波数ポイントを選択します。-
入手可能性とコストを考慮する: 性能要件を満たしながら、市場で入手可能なモデルと生産要件を満たすパッケージ タイプ (HC-49S、SMD 3.2 × 2.5 mm など) を選択します。