セトリング時間は、CMOS 発振器と統合されたフェーズ ロック ループ (PLL) の性能評価において重要なパラメータです。 CMOS 発振器の大手サプライヤーとして、当社はこの指標の重要性とさまざまなアプリケーションへの影響を理解しています。このブログでは、CMOS 発振器を備えた PLL のセトリング時間の概念を詳しく掘り下げ、その定義、影響要因、および実際的な考慮事項を検討します。
セトリングタイムとは何ですか?
フェーズ・ロック・ループのセトリング時間とは、入力基準周波数の変化や突然の負荷変動などの過渡イベントの後、PLL 出力が最終値付近の指定された誤差帯域に到達し、その範囲内に留まるまでにかかる時間を指します。 CMOS 発振器を備えた PLL の場合、このセトリング時間は出力信号の安定性と精度に直接影響するため、非常に重要です。
高速セトリング PLL は、多くのアプリケーションで非常に望ましいものです。たとえば、通信システムでは、整定時間が短いため、高速な周波数ホッピングが可能になります。これは、スペクトル拡散通信や周波数機敏なレーダー システムにとって不可欠です。アナログ - デジタル コンバーター (ADC) やデジタル - アナログ コンバーター (DAC) などのデータ変換アプリケーションでは、クイックセトリング PLL により、サンプリングと変換に使用されるクロック信号が安定し、エラーが最小限に抑えられ、システム全体のパフォーマンスが向上します。
CMOS 発振器を備えた PLL のセトリング時間に影響する要因
ループフィルターの設計
PLL のループ フィルターは、セトリング時間を決定する上で重要な役割を果たします。これは、電圧制御発振器 (VCO) に送信される制御信号を整形する役割を果たします。電圧制御発振器 (VCO) は、CMOS 発振器の場合、PLL の心臓部です。ループ フィルターを適切に設計すると、PLL 応答のオーバーシュートとリンギングが減少し、セトリング時間が短縮されます。
パッシブ フィルターやアクティブ フィルターなどのループ フィルターの種類、および抵抗やコンデンサーなどのそのコンポーネントの値は、ループのダイナミクスに大きな影響を与えます。たとえば、ループ フィルタ内のコンデンサを大きくすると、ループ時定数が増加し、整定プロセスが遅くなる可能性がありますが、ノイズ フィルタリングも向上します。一方、コンデンサを小さくすると、ループの整定が速くなりますが、ノイズの影響を受けやすくなる可能性があります。
VCOの特性
CMOS VCO の特性も、セトリング時間に影響を与える重要な要素です。同調感度、つまり制御電圧の単位変化あたりの周波数変化量は、VCO が制御信号の変化にどれだけ早く応答できるかに影響します。高感度の VCO は出力周波数をより迅速に調整できるため、セトリング時間を短縮できる可能性があります。
ただし、非常に高感度の VCO は、より多くのノイズと不安定性を引き起こす可能性があります。さらに、VCO 伝達関数の線形性も重要です。 VCO の非直線性により、PLL 応答に歪みが生じ、セトリング時間が長くなる可能性があります。
基準周波数とジッター
PLL で使用される基準周波数は、セトリング時間に直接影響します。周波数が高いリファレンス信号は、より正確な位相情報を提供できるため、PLL がより迅速にロックするのに役立ちます。ただし、高周波リファレンスは、信号の位相または周波数の短期的な変動であるジッターの影響を受けやすい場合もあります。
リファレンス信号のジッターにより、PLL が位相エラーを誤って判断し、セトリング時間が長くなる可能性があります。したがって、PLL セトリング性能への影響を最小限に抑えるために、低ジッターのリファレンス ソースを使用することが不可欠です。
セトリング時間の最適化に関する実際的な考慮事項
コンポーネントの選択
CMOS発振器のサプライヤーとして、当社はさまざまなセトリング時間要件に合わせて最適化できる幅広い製品を提供しています。たとえば、私たちのTXO SMD オシレーター 2016低ノイズ特性と安定した周波数出力を備えた設計です。コンパクトなサイズなので、高速な整定時間も重要な、スペースに制約のある用途に適しています。
私たちの電圧制御VCO発振器 12.7 X 12.7 X 3.2正確な周波数制御と高速セトリングを必要とするアプリケーションに高性能ソリューションを提供します。慎重に設計された VCO 回路は、線形伝達関数と低位相ノイズを保証し、PLL のセトリング時間の短縮に役立ちます。
のプログラマブルオシレーター 5032周波数プログラミングに柔軟性をもたらし、設計者が発振器パラメータを調整して特定のアプリケーション要件に従ってセトリング時間を最適化できるようにします。
PCB レイアウト設計
PLL のセトリング時間に影響を与える可能性のある寄生効果を最小限に抑えるには、適切なプリント基板 (PCB) レイアウト設計が非常に重要です。たとえば、トレースを短く保ち、制御信号のループ領域を最小限に抑えると、インダクタンスとキャパシタンスを減らすことができます。そうしないと、PLL 応答に遅延やリンギングが発生する可能性があります。
ループ フィルターや VCO などの敏感なアナログ コンポーネントをデジタル ノイズ源から分離することも、セトリング性能の向上に役立ちます。固体グランド プレーンや適切なグランド ビアの使用などのグランド手法により、回路に安定したリファレンスを提供し、PLL 動作に対するノイズの影響を軽減できます。
システム - レベルのテストと校正
コンポーネントの選択と PCB レイアウトが完了したら、最適なセトリング時間を確保するためにシステム レベルのテストとキャリブレーションが必要です。温度や電源電圧の変化など、さまざまな動作条件下でセトリング時間を測定することで、設計者は潜在的な問題を特定し、必要な調整を行うことができます。
ループ フィルター パラメーターや VCO 同調電圧の調整などのキャリブレーション手法を使用して、PLL のパフォーマンスを微調整し、必要なセトリング時間を実現できます。
結論
CMOS 発振器を使用した位相ロック ループのセトリング時間は、ループ フィルター設計、VCO 特性、基準周波数ジッターなどの複数の要因の影響を受ける複雑なパラメーターです。 CMOS 発振器のサプライヤーとして、当社はお客様が PLL 設計のセトリング時間を最適化できるよう、高品質の製品と技術サポートを提供することに尽力しています。
当社の CMOS 発振器製品についてさらに詳しく知りたい場合、または PLL アプリケーションのセトリング時間の最適化について支援が必要な場合は、詳細な議論と潜在的な購入機会について当社にお問い合わせいただくことをお勧めします。当社の専門家チームは、お客様と協力して、お客様の特定のニーズに最適なソリューションを見つける準備ができています。
参考文献
- ラザヴィ、B. (2017)。アナログCMOS集積回路の設計。マグロウ - ヒル教育。
- ガードナー、FM (2005)。フェーズロック技術。ジョン・ワイリー＆サンズ。
- リー、TH (2004)。 CMOS 無線周波数集積回路の設計。ケンブリッジ大学出版局。